课程介绍：基于先修课程，根据系统设计思想，使用Verilog HDL 设计实现一款MIPS32或RISC-V等指令集架构的处理器（CPU），完成单周期CPU设计、多周期CPU设计和5级流水线CPU设计（递进式、难度依次提升。所有学生必须至少完成单周期CPU的设计工作），并将设计的CPU，下载至FPGA开发板上运行。以此贯穿数字逻辑、计算机组成原理、计算机体系结构课程，实现从逻辑门至完整CPU处理器的设计。
授课教师：李建华
开课学年：2023-2024
开课学期：秋学期
课程号：0509063B
学分：2.0
课程类型：本科生课程
是否精品课程：否
选课人数：97
课时：36.0